VHDL并行模拟在PVM环境下的设计与实现

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该文首先,对VHDL语言和并行技术的特点、结构和发展状况进行了介绍,指出了PC机群基于PVM并行环境的优点.其次,对VHDL逻辑模拟的目的、过程、模型以及常用模拟算法进行了分析比较.再次,对PVM(ParallelVirtualMachine)进行了介绍.在分析VHDL语言特点与并行模拟理论基础上,从数字系统可由若干子系统构成,其逻辑功能具有相互独立性等特点出发,提出利用面向对象的分析和设计思想,通过多层次、多领域、标准硬件描述语言VHDL对数字系统进行描述;在编译和排序阶段,实现独立模块的划分;采用并行模拟算法对一个模块对象的实例,在基于PVM (ParallelVirtualMachine)的并行集群网络环境下,进行模拟;并通过消息传递,实现空间上的模拟同步.最后对该文的研究工作进行了实验,它有效地解决了在时间和空间上并行的问题.分析表明,该方法在一定条件下可以达到较好的性能,但是还存在一定的问题.例如同步算法的缺点,在可并行任务数不理想的情况下消息通讯花费过大,并行算法还可以用一些优化的方法等等.
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