随着集成电路特征尺寸的持续减小,芯片的工艺参数发生严重的偏差。工艺偏差对集成电路时序分析已具有严重影响。工艺偏差的精确建模是统计时序分析的前提条件。片内偏差是工艺偏差的一部分,是影响芯片性能的主要因素之一,具有空间相关性。随着工艺尺寸的持续下降,片内偏差空间相关性日益复杂,传统方法采用的参数化方法难以正确描述相应的相关函数；同时最近的研究发现片内偏差空间相关性在不同方向上有不同的表现,即各向异性。为提高片内偏差空间相关性建模的准确性,本文提出一种非参数化的估计方法,并使用B样条函数作为相关函数的基函数,结果较好地符合样本的统计特性。时钟偏差规划是一种利用时钟偏差来优化电路性能的方法。时钟周期最小化和时序失效概率最小化是时钟偏斜规划中两个冲突的目标。在考虑工艺偏差的因素下,传统的成品率驱动时钟偏差规划问题可以表述成一系列的最小比率环问题。然而该表述假定关键路径延迟为高斯分布,此假设将不再适用于下一代的纳米工艺。最近已有文献提出了一个考虑非高斯分布的表述方法,该方法利用广义的Lawler法求解优化问题。为加快求解优化问题,本文进一步提出了多种改进算法,实验结果表明改进算法优于原算法。电子设计自动化算法的测试需要各种版图中的直角多边形,这些直角多边形一般源于实际例子和随机生成。实际例子有时不能覆盖复杂算法中的所有情况。本文提出一种基于解开操作的直角多边形随机生成的算法,可以灵活地生成各种分布和任意大小的版图例子。