卷积Turbo码因其优异的纠错性能越来越受人门的关注,而编码器和译码器是编码理论实际应用的重点和难点。论文根据IEEE802.16e标准,以低时延。高吞吐量。支持高时钟频率。参数可配置为目标,对卷积Turbo码编码器和译码器的FPGA实现进行研究。论文介绍了卷积Turbo码编码原理,之后采用至上而下的方法对编码器进行设计。序列交织器和子块交织器是编码器的重要组成部分,也是提高编码器时钟频率的瓶颈。论文采用基于查找表的方法,实现的交织器具有结构简单。通用性强。时延小。逻辑链路短等优点。在系统最高时钟频率得以保证的前提下,论文还对交织器的存储空间进行了合理的划分,尽量减小内嵌RAM的开销。此外论文还对编码器流程做了详细而合理的设计,以减小编码器时延,提高吞吐量。类似的,在译码器设计之前介绍了译码原理,详细推导了MAP译码算法和Max-log-MAP译码算法,主要包括分支度量。前向状态度量。后向状态度量。外部信息。对数似然比的计算。分析了卷积Turbo码译码器的关键路径,和传统Turbo码译码器一样,关键路径存在于前/后向状态度量计算单元,由加法器。求最大值逻辑链路。归一化处理逻辑链路组成。不同的是求最大值操作对象由二个变成四个,这也是CTC译码器的最高时钟频率比传统Turbo码译码器的最高时钟频率低的原因。专门设计了四个数据求最大值逻辑链路,并放弃状态度量归一化处理操作以缩短关键路径,提高系统最高时钟频率。为了减小译码时延,提高吞吐量,采取了下列措施:首先,采用流水线技术,将译码器数据处理过程分为数据分离。译码迭代。数据输出,译码迭代能连续进行,不用等待数据分离或者数据输出。其次,调整分量译码顺序,先进行第二分量译码再进行第一分量译码,这样信息比特判决时不需要对信息比特的对数似然比进行解交织,节省了时间。最后,前向状态度量计算和后向状态度量计算同时进行,在不牺牲译码性能的前提下,提前了外部信息的计算,减小了时延。