超高速时钟恢复电路设计

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本论文的主要目标:采用0.35μmCMOS工艺,分析、研究并实现符合STM-16(2.488Gb/s)级别的时钟恢复电路。由于0.35μmCMOS工艺的限制,我们采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。 给出了时钟恢复电路的基本原理以及采用PLL型时钟恢复电路的完整的电路设计、模拟结果和版图设计,以及将时钟恢复电路集成到光接收机后的测试结果。测试表明,采用该方案实现的时钟恢复电路主要功能工作正常,初步达到设计要求。
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