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随着无线通信技术、集成电路的快速发展,高速高精度的模数转换器,继续成为一个现代通信系统的主要构建模块。目前,在高速与高精度之间达到最好折中的模数转换器只有流水线模数转换器(Pipeline ADC)。经过长期研究,这种结构的单通道Pipeline ADC的性能在特定条件下基本达到了极限,尤其是转换速率。在这种背景下,多通道Pipeline ADC突破了单通道Pipeline ADC采样率的瓶颈。但是,通道之间的失配影响着多通道Pipeline ADC的精度。这种失配包括:失调、增益、带宽、参考电压、采样时刻等的偏差。目前,随着电子设备工作速率的提高,应用在其中的ADC的转换速率也需要提高。提高采样率的方法有两种,一种是改善工艺,另一种就是用多通道ADC并行工作来达到较高采样率,由于目前工艺已经比较先进了,因此一般采取第二种方法。当对一个模拟信号进行处理时,可以将信号通过一个多路选择器对通道进行选择,选中的通道对此刻的输入信号进行处理,多通道交替对模拟输入信号进行采样,这样就可以提高采样率。因此,本文设计了一种8通道的Pipeline ADC,此设计中子通道ADC的精度为14比特,采样率为12.5 MHz,那么8通道就可以获得100 MHz的采样率。在0.5μm CSMC CMOS的工艺条件下,根据增益、带宽、功耗、噪声等的折中考虑,确定了子通道ADC由12级1.5比特和1级2比特Flash ADC组成。其中,两相不交叠时钟分别控制奇数子级与偶数子级交替工作,各级经过延迟对准与冗余校准,最终由双端口输出14位数字信号。在8通道的Pipeline ADC的子通道ADC中,设计了关键电路模块:余量增益电路、跨导运算放大器、动态比较器、共模反馈电路和延时校准电路;在系统级电路中,设计了关键的芯片级模块:参考电压产生电路、带隙基准产生电路、偏置电流产生电路、时钟控制电路、复位电路、时钟树。并对这些模块以及整个系统进行了仿真,基本能够达到本设计的要求。最终用0.5μm CSMC CMOS工艺,三层金属,两层多晶硅流片,实现了8通道的Pipeline ADC。用Cadence软件中的Spectre工具8通道Pipeline ADC系统进行仿真,当输入信号频率为6.25 MHz时,得到性能参数有:DNL为+0.65/-0.80 LSB,INL为+0.78/-1.58 LSB,ENOB为12.06bits,SFDR为80.96 dB,SNR为74.3612 dB,达到了最初设计的要求。