集成电路版图设计是实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的功能正确与否,而且很大程度的影响电路的性能、成本与功耗。在深亚微米工艺下,由于互连延时占整个芯片延时的比重越来越大,使得时序收敛成为版图设计的首要问题。集成电路版图设计的主要任务是布局布线,本文的主要研究方向是基于Astro的深亚微米布局布线流程、基于Hercules的物理验证过程及基于PrimeTime的版图后静态时序分析。本文首先介绍了物理设计工具Astro及静态时序分析工具PrimeTime,总结了版图设计中的主要延时模型、寄生参数提取及时序优化。然后针对SOC芯片GVC(Gas Volume Controller,油量控制芯片),提出了基于Chartcr0.35um工艺的Astro后端设计流程,GVC芯片的后端设计主要包括:布局规划——进行手工摆放宏单元模块及基于电压降和电迁移的电源/地布线;布局——进行时序和拥塞驱动的标准单元布局,同时考虑了芯片的性能和可布线性;时钟树综合(CTS)及布线——采用门控单元时钟树综合法对GVC芯片进行了时钟树综合,分布式布线方式使得布线时间大大缩短。文中第四章分别给出了以上四步骤地设计原理、步骤及脚本。接着第五章介绍了GVC芯片的物理验证过程、原理及结果。本文第六章还介绍了版图后的静态时序分析,验证了芯片的时序是收敛的。最后对整个芯片设计做了总结与展望。GVC芯片的后端设计的实验结果表明:GVC芯片的面积为3320um×3320um,时钟频率达到25MHZ,满足了设计的要求。