卷积神经网络作为实现人工智能任务的有效算法之一,已经在各种应用场景获得广泛的应用。目前卷积神经网络的加速平台主要包括通用处理器以及专用集成电路(ASIC,Application Specific Integrated Circuit)。前者灵活性较好,但计算性能与功耗较差;后者性能较好,但灵活性很差,开发成本高昂。专用指令集处理器(ASIP,Application Specific Instruction Set Processor)针对某一领域进行优化,牺牲了一定的性能以换取灵活性的增加,从而达到平衡。传输触发架构(TTA,Transport Triggered Architecture)是ASIP中的一种架构,其将寄存器单元也作为一种特殊的基本单元,有效地减少了寄存器堆的设计压力,成为一种非常适合于专用处理器领域的架构。本文首先针对TTA处理器设计了计算框架,使处理器能够对任意深度的卷积神经网络进行加速,同时对较为紧缺的片内存储资源提出了输出缓存优化结构与输入缓存优化结构两种优化方案,减少了近一半的存储资源使用。其次,针对传统卷积加速单元在卷积操作步长大于1时计算效率低下且消耗较多片内存储单元的问题,设计了旋转存储结构。在不增加计算与存储资源的条件下,可以解决传统卷积加速单元所存在的问题,以提高计算效率与减少片内存储使用。再者,因为卷积神经网络运算逻辑较为复杂,本文从大颗粒度上基于TCE工具链对TTA处理器的功能单元及互联网络进行了设计,以减少处理器复杂度与提升计算效率。最后,基于处理器的灵活性出发,对各运算层进行了封装,以能够实现任意参数下的加速,在软件代码中通过简单的函数调用即可对指定运算层进行加速。本文对卷积神经网络的TTA处理器进行了设计,相比于ASIC设计方式,大大减少了硬件加速平台的开发时间与成本。同时相比通用处理器CPU,TTA处理器的计算效率更高,所需片外访存次数更少,可以达到更好的加速效果。