本论文主要针对射频SoC(System-on-a-Chip)中的关键性问题进行了研究。射频SoC的设计流程包括系统方案的设计、系统架构的选取、电路设计、版图设计和测试等内容。 首先，系统方案的设计是射频SoC的关键技术。它一方面会影响到整个芯片的性能，另一方面会影响到芯片的成本。调制与解调方案的设计是系统方案设计的核心。本论文主要介绍了FSK<1>信号调制和解调中的两种特例，即，基于升余弦成型的连续相位调制(2RC CPM)信号和八进制FSK信号。对于2RC CPM信号，本文提出了一种新颖的基于CORDIC<2>算法的差分解调结构，不仅简化了解调器的设计，而且增强了解调器的可靠性；对于8FSK信号，本文采用了基于DFT的解调技术，并且介绍了一种旋转因子量化的方法，以极小的性能损失为代价，换得了解调器结构上的大大简化。 其次，系统架构对射频SoC有很大的影响，它在很大程度上决定了芯片实现的复杂度。本论文对目前常用的几种射频收发器结构进行了详细的介绍，通过频谱图详细解释了各种接收机的工作原理，并且对各种结构的优劣做了详细的分析，从中选出了本论文所设计的结构。针对传统低中频接收机中的不足，文中还提出了相应的解决方案，提出了采用有源复数滤波器代替传统的无源复数滤波器的低中频结构。此外，本论文还对数字中频接收机做了大量的研究，虽然限于篇幅，本文并没有对其展开叙述，但是论文给出了数字中频接收机的一般设计方法。 第三，电路设计是射频SoC的基础，它直接决定了最终的芯片性能。本论文先后介绍了低噪声放大器、混频器、复数滤波器、限幅器和场强指示器的设计理论和设计方法，其中重点分析了本论文提出的有源复数滤波器的工作原理和综合方法，并且详细分析了限幅器与场强指示器中电路功耗、场强指示误差与级联的级数之间的关系，为以后的电路设计奠定了基础。最后，本文通过两款射频收发器的设计，介绍了上述技术在芯片中的具体应用。其中，45/48MHz的射频收发器采用了基于2RC成型的连续相位调制技术，解调时则采用了本论文提出的基于CORDIC算法的差分解调技术。发射机部分采用了基于小数分频锁相环的直接上变频结构，接收机部分则采用了性能优越的超外差结构，在信号处理时，通过带通采样对中频信号进行量化，使得大部分解调工作都在数字域内进行，从而大大增强了解调器的可靠性。 2.4GHz的射频收发器采用的是8FSK调制技术，解调器则采用了一种基于旋转因子量化技术的离散傅立叶变换(DFT)结构。射频发射机仍然采用了基于小数分频锁相环的直接上变频结构，接收机则采用低中频镜频抑制结构。为了克服传统的Hanley接收机中的不足，本设计采用有源RC复数滤波器进行镜频抑制；在滤波器的设计中，提出了一种新颖的自动调谐算法；在限幅器和场强指示器中，提出了一种局部负反馈的直流漂移补偿方案，为有源RC滤波器和限幅器及场强指示器的全部集成做出了贡献。 本文所设计的45/48MHz射频收发器采用SMIC 0.35um混合信号工艺予以实现，整个芯片的面积为2mm×2mm，测试结果表明，该芯片的发射机性能良好，占用带宽满足设计规范，其接收机饱和灵敏度可达-103dBm。2.4GHz的射频收发器采用SMIC 0.25um混合信号及RF工艺进行设计，仿真结果显示，在阻抗匹配的情况下，接收机的噪声系数小于3.5dB，镜频抑制比优于60dB，该接收机具有优良的选频特性，对相邻1MHz和2MHz的信号衰减分别超过了25dB和50dB。其场强指示器的动态范围超过80dB，线性误差小于±1dB。