移动存储器的广泛使用使得数据的转移和携带更加方便,但也不可避免的带来了数据安全隐患。即使设置了类似访问口令这样的逻辑密钥,要想破解也不是件难事。因此一个完整的数据加解密系统应该具备安全可靠的密码认证机制和数据加解密算法并通过硬件来实现。本文分析了AES算法的基本原理、设计原则,算法结构,及其安全性,总结了该算法抵抗现有攻击的能力。重点对AES算法的硬件设计作了详细地分析,主要内容有:1.确定了实现方案以及关键技术,在比较了常用的结构后,采用了适合高速并行实现AES加、解密算法的结构-内外混合的流水线结构,并给出了总体的设计框图。由于流水线结构不适用于反馈模式,为了达到较高的运算速度,该系统使用的是电码本模式(ECB)的工作方式;2.对各个子模块的设计分别予以详细分析,结合算法本身和FPGA的特点,采用查表法优化处理了字节代换运算,列混合运算和密钥扩展运算。同时,考虑到应用环境的不同,本设计支持数据分组为128比特,密钥长度为128比特、192比特以及256比特三种模式下的AES算法加、解密过程。完成了AES加、解密算法在同一片FPGA中实现的这个系统的优化设计;3.在MODELSIM中进行仿真并给出仿真结果,给出了各个模块和整个设计的仿真测试结果;从而进一步减少所设计模块的面积,提高加/解密运算速度,使其更适合在硬盘数据加密系统中应用。