社会的发展使得信息呈现出极快的增长速度,人们对于通信系统的业务要求也越来越多的集中在更好更快的传输数据上。为了在有限的带宽资源下获得更高的数据传输速率,高峰均比越来越高的编码方式应运而生,而高峰均比对于通信系统中功率放大器的效率、线性度提出了新的挑战。为了改善高峰均比信号下功放效率和线性指标,数字预失真技术以及包络跟踪功率放大器成为了功放研究的一个重要方向。本文研制了应用于包络跟踪功率放大器的数字预失真硬件平台,选用零中频结构作为整体系统方案,可实现基带、包络信号的产生与处理。系统主要分为发射链路、接收链路、采样时钟分配模块、宽带本振源模块、数字平台以及MCU控制模块。进行模块设计同时,对系统的发射、反馈链路进行了链路预算仿真,实现了器件选型。结合Kintex-7 FPGA平台及C8051F330 MCU控制模块,实现了各模块的电源设计、时钟设计、寄存器的配置、模块内以及与其他模块之间的接口电路设计。根据信号完整性相关理论,对收发链路中转换器PCB接地布线以及高速信号线进行了设计。在2.1GHz对系统进行测试,发射链路测试结果表明,采用25MHz至50MHz带宽16QAM和QPSK信号作为输入信号时,EVM分别优于0.89%和1.23%；而在12.5MHz至50MHz带宽范围内,ACLR测试优于-61.7dBc。接收链路测试结果显示,5MHz至50MHz单音信号下,整体SFDR测试优于61dBc。回环链路在10MHz-50MHz带宽16QAM信号下,EVM恶化小于1.2%,ALCR优于-54.7dBc。测试结果表明系统具有良好的性能,达到了预期设计目标。