【摘 要】
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随着信息时代的发展,人们对数据的传输速率要求越来越高。在高速数据传输中,并行通信由于各种非理想因素逐渐被串行通信所取代。Ser Des作为主流的串行通信技术被广泛地应用于高速数据传输场合。而时钟与数据恢复电路（CDR）作为Ser Des接收系统的核心模块直接决定着串行通信的最高速率以及传输数据的质量好坏。本文采用40nm CMOS工艺设计了工作在40Gbit/s的输入数据速率下的时钟与数据恢复电路
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随着信息时代的发展,人们对数据的传输速率要求越来越高。在高速数据传输中,并行通信由于各种非理想因素逐渐被串行通信所取代。Ser Des作为主流的串行通信技术被广泛地应用于高速数据传输场合。而时钟与数据恢复电路（CDR）作为Ser Des接收系统的核心模块直接决定着串行通信的最高速率以及传输数据的质量好坏。本文采用40nm CMOS工艺设计了工作在40Gbit/s的输入数据速率下的时钟与数据恢复电路。主要模块包括:半速率Bang-Bang鉴相器,V/I转换电路,低通滤波器,正交LC压控振荡器和缓冲器。从原理上对Bang-Bang CDR的抖动特性进行了详细的分析,构建了非线性CDR的抖动模型,用于指导Bang-Bang CDR的设计。采用半速率结构的Bang-Bang鉴相器可以满足对于高输入数据速率的要求;采用低相位噪声的正交LC压控振荡器可以降低恢复时钟和数据的抖动。为了提高鉴相器工作速度,本文采用电流模逻辑实现鉴相器电路设计,并对电路参数进行相应的优化进一步提升电路的工作速度。使用对称结构的异或门（XOR）,降低由于路径延时的不同导致鉴相器的输出结果产生的误差。将V/I转换电路和XOR组合设计,通过电流镜结构完成电流信号的传输,可以让V/I转换电路在更高的速率下工作。同时对V/I转换电路的参数进行优化,降低电流失配产生的影响。采用三级电流模逻辑缓冲器,以提升正交压控振荡器的驱动能力。本文给出了40Gbit/s CDR的电路设计,版图设计,以及前仿真和后仿真结果。芯片核心区域面积为0.484mm2。后仿真结果表明在电源电压1.1V下,正交压控振荡器调谐范围为19.9GHz-20.65GHz,在tt工艺角27℃下,当控制电压为0.5V时,正交压控振荡器的相位噪声为-99.6373d Bc/Hz@1MHz。时钟与数据恢复电路锁定时间为100ns,可以实现从输入40Gbit/s的数据中恢复出两路正交的20GHz的时钟信号,同时将输入数据分接为两路20Gbit/s的并行输出数据。其中时钟抖动为0.30886ps,两路并行的数据抖动分别为2.5584ps,2.9461ps。
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