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GaN作为第三代半导体,和传统的Si相比具有更大的禁带宽度,更高击穿电场、更高的电子饱和速度等优点,使得其在高温,高频,大功率等场合具有令人瞩目的应用前景。研究人员已经做出了性能优良的AlGaN/GaN异质结场效应晶体管(HFETs),但它的常开特性使得其功耗较大。在这种情况下,可以做成常关型器件的GaN MOSFET成为了近年来的研究热点。然而实际制作的GaN MOSFET的沟道迁移率仍然较低,迁移率评价方法存在高估或者低估的问题。因此对GaN MOSFET制作工艺的优化并对其性能进行合理表征是十分重要的。本文研究主要分为两个部分,分别为测试表征方法的研究和工艺依赖性的研究。在测试表征部分,实验中在条形GaN MOSFET中发现了由不良隔离工艺所导致的平行沟道现象。在运用传统C-G_m方法时,这种平行沟道现象将导致两段迁移率现象并最终导致迁移率被高估。另一方面,经过ICP干法刻蚀,沟道的长度会出现展宽。这将导致迁移率被低估,特别对沟道比较短的MOSFET尤为明显。在本文中,实验证实且分析了以上这些现象,并提出了一种改进的方法来评价沟道迁移率和沟道长度变化量。通过改进方法所提取出的迁移率为152.3cmV-1s-1,这个结果能很好地吻合从长沟道环形器件提取到的被认为比较合理的迁移率结果。在器件工艺依赖性的研究中,采用了多种不同器件结构及制作工艺条件。首先,实验中采用了三种不同结构的GaN MOSFET,结果显示,采用n掺杂并带有GaN帽层的异质结结构的MOSFET,具有最大的沟道电子迁移率和最低的界面态密度,是比较理想的GaN MOSFET的结构。同时实验中进行了不同ICP条件下的沟槽干法刻蚀实验,发现并分析了沟槽刻蚀过程中产生的侧墙附近过度刻蚀(沟槽)效应。找到了相对优化的ICP沟槽刻蚀条件。采用优化的工艺条件制作的GaN MOSFET的最大沟道迁移率达到151cm2V-1s-1,界面态密度为1.31×1011cm-2eV-1,取得了较为理想的成果。基于上述系列实验,本文提出了一套具有一定普适化的迁移率评价方案,能在不同类型的器件中得到一致的迁移率计算结果,有效地解决了由于器件尺寸偏差导致的迁移率被高估或者低估的问题。采用优化后的器件结构及ICP沟槽刻蚀条件能有效地提高GaN MOSFET的沟道迁移率。