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随着社会的发展与科技的进步,电子系统不断趋于微型化、智能化,规模和复杂程度不断增加,与此同时,电子系统的可靠性也已经成为其发展过程中的巨大挑战,演化硬件的出现为处理这一问题提供了解决方案。演化硬件是进化算法与可编程逻辑器件的有机结合体,它能够像生物一样根据环境的变化自主、动态地调整自身结构,提高在恶劣环境下硬件的稳定性及可靠性,延长硬件的使用寿命。现场可编程门阵列(Field Programmable Gate Array,FPGA)作为可编程器件的最新发展成果,具有灵活方便、无限可重构的特性,被广泛用作为演化硬件的实现载体。将进化算法与可进化硬件电路在同一片FPGA上构成片上演化系统,是将演化硬件付诸工程应用,构成自适应和容错硬件系统的重要途径。本文研究了演化硬件的基本原理与关键技术,并在现场可编程门阵列FPGA芯上设计了NiosII嵌入式软核处理器CPU、虚拟可重构电路解码器VRC、在线评估通信模块,并由这三个分模块组成了片上电路在线进化设计平台,利用该平台进行了片上电路进化试验研究。主要研究内容如下:1.采用笛卡尔遗传规划CGP作为进化算法对电路进化设计进行研究,研究了染色体变异率与进化收敛速度之间的关系,得出了在给定的基因长度情况下的最优变异位数。2.研究了基于FPGA的片上电路进化设计平台。在FPGA芯片上利用设计的NiosII嵌入式软核处理器CPU,虚拟可重构电路解码器VRC、在线评估通信模块,完成了片上电路进化平台的构建。NiosII嵌入式软核处理器CPU执行进化算法,通过进化计算得出新一代种群;VRC虚拟可重构电路解码器对种群中的每个染色体进行解码,并在FPGA芯片上自动构建与该染色体相对应的电路;在线评估通信模块实现通过对构建的电路进行数据采集,并实时的将所采集的数据反馈到NiosII软核处理器,实现了电路的片上在线进化设计。并通过构建的平台对全加器和乘法器进行了片上电路在线进化设计试验研究。3.对同步时序电路的片上进化设计进行了研究。在设计的电路进化设计平台的基础上,对VRC虚拟可重构电路解码器进行改进。将D触发器与组合电路的VRC虚拟可重构电路解码器相结合构建了可进化时序电路的VRC虚拟可重构电路解码器;并通过改进的平台实现了时序电路的片上进化设计;利用该平台对模六计数器与1010序列检测器进行了进化设计研究。