随着时代的发展,人们对微处理器性能的需求变得越来越高,微处理器的设计水平也随之进入了高速发展的时代,在工艺和制造技术的不断提升过程中,工艺尺寸变得越来越小,微处理器的性能也随着设计技术和工艺水平的提高,处理速度越来越快,功耗却越来越低,锁相环电路(Phase Locked Loops,PLL)可以对外部输入的低速低频时钟进行频率合成,为微处理器提供高速时钟。电荷泵锁相环(CPPLL)具有高速、低功耗、低抖动等优点,因此在实际应用中有非常重要的地位。大规模集成电路技术在当今时代已经具有非常成熟的技术,CMOS工艺具有低成本、低功耗、高集成度、抗干扰能力强等诸多优点,在目前的电路设计中应用十分广泛,同时CMOS工艺在当今设计制造中也变得越来越无法替代,成为具有前景发展的工艺制造技术之一。因此,设计一款高效高速CMOS锁相环就具有了非常实际的应用价值。本文在第一章介绍了锁相环的发展历程及背景,随后分析阐述了锁相环的结构构成及基本的工作原理。其次介绍了在电路设计过程中会遇到的对电路性能造成影响的效应及解决方案。然后以线性时不变模型为基础,推导出锁相环各模块噪声源传递到输出端的函数,并以此为依据,从设计的角度对噪声进行优化。在进行了系统的理论分析后,对锁相环五个基本模块进行了深入的分析研究,对于,PFD电路,采取增加延时来减小鉴相死区;电荷泵电路采用了差分式的结构,从而提高电荷泵的电流充放电匹配度;本文设计的锁相环采用压控振荡器为电容电感式VCO,这种结构的VCO拥有更好的噪声性。本文从最基本的锁相环工作原理着手分析,通过理论与实际设计的相结合,优化电路中不良因素,设计了一款高效高速锁相环,主要分析如何降低寄生电容产生的影响以及如何降低声噪优化电路等方面进行系统的讨论与研究。整个锁相环最终满足具体应用所设定的指标参数。在SMIC0.18μm的工艺基础上,本文设计给出了一款LC电荷泵锁相环电路。芯片电源电压1.8V,输入参考频率10MHz,频率锁定范围为5.1GHz到5.4GHz;在芯片工作频率范围内,环路锁定时间不大于60μs。