随着物联网（Internet of Things,IoT）和人工智能（Artificial Intelligence,AI）的发展,两者的融合（AIoT）正描绘出万物智联的宏伟蓝图。基于对数据私密性和低时延的需求,本地化AI芯片备受青睐。然而,物联网节点一般采用微型电池或能量收集技术进行供电,这对AI芯片提出了严苛的低功耗和高能效要求。在此背景下,本文对AI常用技术—卷积神经网络（Convolutional Neural Network,CNN）算法及其硬件加速方法展开了深入的研究,完成了基于权重二值化神经网络（Binary-Weight Neural Network,BWN）的高能效加速器软硬件协同设计与电路实现。在算法级设计了一种既相对精简又极具硬件执行效率的低位宽Shuffle型分组CNN,解决常规CNN参数量和计算量大,MobileNet等紧凑型CNN特征值复用率低、对量化误差敏感、网络中间数据量多的难题。该网络的权重为1bit,特征值为4bit,在CIFAR-10数据集上的测试准确率为85.8%,计算量比常规CNN降低了 29%。在架构级设计了一种基于预计算的逐列卷积计算单元（Processing Element,PE）解决BWN中存在的重复计算问题,它可降低62.5%的计算量。基于此PE,设计了一种具有高数据复用特性的存储和计算架构,具有三级存储层次和一个二维PE阵列,列方向和行方向上分别进行卷积窗和输出通道的并行计算,通过广播和共享权重及特征值的方式降低访存,其在卷积层的利用率可达100%,且支持全连接层的计算。三级存储层次由SRAM、全局缓存和PE内局部缓存构成,配合输出数据复用的数据流使得输入特征值、权重和输出特征值的平均访存次数分别仅为1.11、1.98和1次,配合乒乓存取的数据调度方式极大地降低了空闲周期。针对Shuffle型组卷积,提出了“重组卷积核通道,顺序取特征图通道”的数据存取方式,相比于常规方式可减少一半以上的访存次数。在电路级设计了一种基于锁存器的多阈值寄存器堆,解决传统基于SRAM或触发器的局部缓存面积和功耗大的难题,它在保证累加路径时序的基础上可降低25.8%的整体功耗以及19.6%的PE阵列面积。采用TSMC 28nm工艺对以上算法、架构和电路三级协同的优化技术进行电路实现,电路版图面积为1.38mm2,包含74kB的片上SRAM存储和115万等效逻辑门（NAND2）。在TT工艺角、0.5V NN CORE/0.72V SRAM工作电压、25℃温度条件、20MHz工作频率下的后仿真结果表明,本文设计的硬件加速器功耗为0.588mW,能效为42.4TOPS/W,CIFAR-10单张图识别能耗为1.94μJ,帧率为303fps,高性能模式下的计算密度为668 GOPS/mm2。单张图识别能耗、功耗和计算密度等指标相比于同类的先进研究具有一定优势,达到了预期设计目标。