在集成电路高速发展的今天,许多传统形式的测试技术受到越来越多的挑战。就测试技术本身而言,其作用和地位不再是集成电路生产的末端环节,而是作为一种前端环节对整个系统的设计都有着至关重要的作用,这就要求工程师在电路板设计之初就必须考虑后期的测试问题,即可测性设计(DFT)。本文着眼于集成电路测试的现状和发展趋势,结合生产实际,对可测性设计进行研究。首先通过SOPE算法量化了电路的可控制性和可观测性,总结归纳出用于专用可测性设计的若干方法,提高了电路的可测性。其次,结合伪随机测试原理及March C算法完成了基于FPGA的随机逻辑和嵌入式存储器的内建自测试电路设计和仿真,并采用特征分析法实现对测试响应信号的压缩和分析。随后对系统化可测性设计的另一重要手段边界扫描技术的测试原理进行阐述,重点分析其硬件结构及描述语言,并通过VHDL语言完成了边界扫描结构的软核设计及仿真。最后,根据边界扫描测试原理,结合公司实际项目,利用CASLAN语言完成了边界扫描法对复杂数字电路板完备性测试、互连测试、存储器测试及簇测试等项目的编程和二次开发,实现了板级测试覆盖率的最大化。