随着科学技术的不断发展,模数转换器(ADC)几乎成为了所有电子器件的核心模块。ADC的应用范围十分广泛,包括超带宽系统、雷达探测、光通信链路、数字接收机和快速以太网等,对于不同的应用场合需要的采样率和分辨率也不同。其中,高速中等分辨率的ADC是超带宽系统、磁盘驱动器读出通道和光通信的关键部分。但是,随着半导体工艺尺寸的不断缩减使得高速ADC的设计成为一个挑战。全并行ADC是实现高速ADC的首选结构,但是全并行结构因为比较器数目随着分辨率的增加呈指数增长,导致高分辨率的ADC输入阻抗较高从而限制了速度,所以一般不用于分辨率高于8位的高速场合。为了克服输入阻抗对速度的限制,本论文设计了一种两步式ADC的结构。该结构采用两级Flash ADC,在时钟控制作用下实现等效的流水线操作,从而分别获得高位量化输出和低位量化输出。论文从两步式ADC的三个主要模块进行研究和介绍。系统前端采样保持电路采用栅压自举开关来提高采样信号的线性度,减少开关的非理想因素对系统性能的影响;采用动态比较器来减小电路的功耗,降低比较器的延时;并设计了相关校正电路来降低比较器的失调,提高系统的性能。此外,每级Flash ADC还采用了插值结构,进一步减少比较器的数目,降低输入阻抗。最后使用冗余校正电路输出完整的8-bit数字码。该结构不使用放大器,所以不需要消耗很大的功耗。本设计在Cadence仿真软件下,基于40nm CMOS工艺,对两步式ADC中的关键模块和整体电路进行了电路和版图设计,最后实现的核心版图面积为390μm╳190μm。电路后仿真结果表明:当输入信号频率为100MHz,采样频率为1GHz时,信噪失真比达到43.61 dB,无杂散动态范围为52.91dB,有效位数为6.95-bit,电路总功耗为16.3mW,各项参数基本满足设计指标的要求。