【摘 要】
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人工智能技术的蓬勃发展除了得益于深度卷积神经网络的算法革新和大数据供给,硬件计算性能的不断提升也具有巨大的推动作用。其中,基于FPGA的硬件加速器设计凭借其高性能、低功耗、可重构等优势,近年来引起业界的广泛关注,如何充分利用FPGA的可编程资源设计出高效的加速器成为当下的研究热点。本文选择基于FPGA的通用深度卷积网络加速器设计作为研究方向,首先研究了通用深度卷积神经网络加速器优化设计的关键技术,
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人工智能技术的蓬勃发展除了得益于深度卷积神经网络的算法革新和大数据供给,硬件计算性能的不断提升也具有巨大的推动作用。其中,基于FPGA的硬件加速器设计凭借其高性能、低功耗、可重构等优势,近年来引起业界的广泛关注,如何充分利用FPGA的可编程资源设计出高效的加速器成为当下的研究热点。本文选择基于FPGA的通用深度卷积网络加速器设计作为研究方向,首先研究了通用深度卷积神经网络加速器优化设计的关键技术,包括:数据量化、卷积循环优化、算子融合等技术,上述技术研究为本文加速器的设计提供了理论基础。在此基础上,本文提出了一种基于FPGA的通用深度卷积神经网络加速器架构,该架构支持常用的基本算子操作,数据类型采用8位定点数,在保证计算精度的情况下,尽可能减少计算资源的使用。同时,本文深入研究FPGA可配置资源的特点,探索并实现了该加速器在FPGA上的优化设计,提升了加速器的计算性能并显著减低功耗。进一步地,本文基于Vivado开发环境,搭建了加速器软硬件平台。硬件平台基于AXI4总线,选择Microblaze处理器IP作为控制核与加速器进行交互,并选择PCIe外部接口与上位机进行通讯;软件平台完成了加速器控制程序设计、控制处理器系统程序设计以及上位机PCIe设备应用程序设计。最后,本文基于XilinxVCU118开发平台进行了性能评估。通过完成对ResNet-50网络的前向推理,本文将加速器平台与通用CPU和GPU平台进行对比,实验结果表明,相比于CPU和GPU平台,加速器平台的性能功耗比分别提升307.6倍和12.9倍,优势明显。此外,本文还与两款基于FPGA的加速器方案进行对比,实验结果表明,本文设计的加速器在计算性能方面最高提升3.2倍,性能功耗比提升50%。
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