双模视频解码芯片中压缩空间冗余模块的硬件设计

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随着多媒体技术的应用越来越广泛,人们对视频图像质量的要求越来越高,视频压缩技术已经成为产业界关注的焦点之一。H.264/AVC是由ITU-T的VCEG组织和ISO/IEC MPEG两大国际组织共同制订的最新一代的视频标准。该标准不仅具有很高的编码效率,而且在计算精度和算法方面,较以往的标准都有很大的改进。AVS协议是由中科院带头研发的视频标准,在显示效果与H.264/AVC协议相当的前提下,AVS协议降低了复杂度和规模。由于H.264/AVC和AVS的解码复杂度高,软件实现难以满足实时解码的要求,本文对采用SoC(System-on-a-Chip)方法的视频解码器进行了研究。设计了适用于H.264及AVS的帧内预测及量化变换的解码部件。在分析H.264和AVS帧内预测及量化变换求解算法的基础上,利用其运算方面的相似性,采用模块复用设计方法,达到资源的最优化利用,大大减小了芯片复杂度,降低了成本。本文设计了C语言程序模型,验证了解码算法的可实现性并为RTL仿真提供仿真测试向量,用Verilog语言实现该方案。并通过了FPGA验证后,基于SIMC的0.18μmCMOS工艺单元库,用Design Compiler工具进行综合,得到电路网表。综合及仿真结果表明该设计可以实现对高清晰度视频的实时解码。
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