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最近几十年，有形数字产品向着小、快、新的目标大踏步前进，半导体工艺尺寸不断缩小，集成度不断上升。然而数字电路的快速发展急剧地驱动着对低功耗系统的需求，功耗问题日益突出。与此同时，集成电路行业的摩尔定律业已发展到了尽头：继续缩小半导体工艺尺寸不仅会增加电路的功耗也会引入噪声误差，这将严重影响集成电路的功耗和运算性能。因此，低功耗电路设计已成为目前的研究重点。数字集成电路的功耗与供电电压的平方成正比，因此最为直接的降低功耗的方式就是降低供电电压，而目前被广泛地认同的一个降低功耗的方法是电压缩放（Voltage Scaling，VOS）[1]-[2]。随着互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）器件的特性尺寸达到纳米级，降低供电电压过后带来的深亚微米（Deep Submicron，DSM）噪声的影响将成为可靠计算不可抗拒的障碍，这主要是由于降低电压过后，原电路的关键路径时延对运算的影响加大，造成运算出错。为了避免低电压下电路运算性能降低，一个行之有效的方法就是缩短原电路的关键路径达到既保证运算性能又降低电路功耗的目的。基于上述思想，本文首先详细介绍了余数系统（Residue Number System，RNS），这是一种不同于二进制（Binary Number System，BNS）的数域，可以将较长的关键路径拆分为几个较短的并行通道，缩短关键路径，这样可以使得电路在电压降低后依然能够正常工作从而实现在不影响电路性能的前提下达到降低功耗的目的。然后基于余数域设计并实现了传统的RNS4模和5模的1024点FFT的硬件结构，并用DC和Hspice软件得到相应的电路功耗和错误概率模型，通过对比分析理论结果和实测结果，验证了VOS的低功耗性。为了进一步提高RNS的可行性和实用性，基于目前RNS所面的临缩放问题，本文根据严谨的数学推导得到了RNS溢出定理，并基于此提出了基于RPR（Reduced Precision Redundancy，缩减精度的复制模块）的RNS纠错算法设计，设计并实现了256状态的Viterbi译码器、48阶的FIR滤波器和16点、32点FFT运算电路，最后对各种性能结果进行了对比和分析，结果表明基于RPR-RNS算法结构在一定的条件下性能要优于传统的RNS电路，从而为RNS的缩放问题提供了一种可行的解决思路。