【摘 要】
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近年来,随着个人电脑的日益普及,磁盘和磁带驱动器上个人敏感数据的安全成为一个越来越严重的问题。针对这个问题,IEEE 1619安全存储委员会(SISWG)于2008年4月正式公布了XTS-
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近年来,随着个人电脑的日益普及,磁盘和磁带驱动器上个人敏感数据的安全成为一个越来越严重的问题。针对这个问题,IEEE 1619安全存储委员会(SISWG)于2008年4月正式公布了XTS-AES算法标准,该算法标准是针对高性能RAID应用,固态硬盘驱动器和光纤通道的一种新的加密模式,以解决块导向存储设备上的数据加密问题。本论文首先深入分析了XTS-AES的算法描述和应用环境,并比较了一些IP公司生产的XTS-AES加密模块在面积、性能上的优劣,进而在重点提高吞吐率的前提下采用全流水设计和优化算法的模乘模块实现了XTS-AES的硬件加密电路。在XTS-AES加密算法的硬件电路设计中,通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能。本论文采用自顶向下(TOP-DOWN)的设计方法,用Verilog HDL完成了XTS-AES硬件电路的RTL(Register Transfer Level code)设计,并使用EDA工具进行了逻辑仿真和FPGA验证。仿真和验证结果表明,该加密硬件电路的加密功能正确;采用UMC 90nm CMOS标准单元库完成综合。分析结果表明,整个设计的规模约为203K等效门,最大工作频率为262MHz,满足了设计的预定要求。
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