先进的半导体处理技术和设计技术大大提升了复杂系统集成电路设计成功的可能性。传统基于标准单元库的设计方法,逐渐被使用更大规模可重用IP核的设计方法所取代。由于IP核重用设计方法的使用,集成电路的设计规模和实现功能发生了突变,由原来超大规模集成电路(VLSI)发展到目前的片上系统(SoC)。但是,随着SoC设计规模增大、功能复杂度提高,及设计周期缩短,一个严峻的问题日益显现,即SoC测试已成为阻碍SoC发展的瓶颈性问题。由于内嵌于SoC中的众多IP核在提供来源、电路结构和设计风格等方面存在复杂的多样性,传统的集成电路测试方法已不再胜任SoC的测试工作,必须使用SoC可测性设计(DFT)方法来完成。目前,对SoC的测试主要是使用不同IP核提供者提供的测试图形完成相应内嵌IP核的测试。为此,必须在SoC可测性设计过程中建立起使各内嵌IP核可独立进行测试的测试环(Wrapper)、SoC I/O端与各IP核间进行测试数据传递的测试寻访机制(TAM)等可测性设计硬件架构。同时,为了进一步有效提高SoC测试资源利用率和减少SoC测试时间,还必须建立完善的测试调度策略。相关的研究工作正是当今国际SoC可测性设计研究领域的研究重点,本论文的研究工作就立题于此。论文在IEEE Std 1500标准的开放性研究领域中,深入分析了国际SoC可测性设计标准、主流SoC DFT架构和测试调度策略等,着重研究了用于SoC IP核层与Top层的双层次SoC可测性设计方案,并对可重构SoC DFT架构和双层均衡(TLB)测试调度策略进行了重点研究。论文的主要研究内容与贡献为:论文提出了一种新颖的、实施于SoC IP核层与Top层的双层次SoC可测性设计方案。该方案突破了传统SoC可测性设计工作通常仅针对SoC Top层的局限性,进一步提高了SoC测试资源利用率、减少了SoC测试时间。论文提出了以TC结构TAM为主体的可重构SoC DFT架构。此DFT架构以IEEE Std 1500标准的硬件框架体系为参考对象,摆脱了传统子TAM结构的TAM设计形式。论文定义了架构中Wrapper、TAM和测试控制器等关键部件的设计范畴,并设计了这些关键部件的单元结构电路模型和扩展模式,及用于算法研究的WSC与IP核测试时间数学模型。论文建立了新颖的SoC测试成本数学模型。针对最小化SoC测试成本的目标,从测试面积和测试时间两个方面考虑测试调度工作,改进了传统测试调度策略一般仅以SoC测试时间TSoC为算法目标的局限性,避免以牺牲测试面积换取减少测试时间的纯理论行为。论文制定了用于SoC IP核层和Top层的TLB测试调度策略,并建立了相应的整数规划数学模型与启发式算法。这些数学模型与算法不仅能够在算法层面实现提高SoC测试资源利用率和减少SoC测试时间的目标,同时还能够获得控制可重构SoC DFT架构进行最终硬件重构设计的各项重要参数。这些工作不仅是对传统测试调度策略算法通常只针对SoC Top层的突破,也是对传统测试调度策略算法通常只进行纯算法层面测试优化的改进。论文对所提的TLB测试调度策略进行了算法、可实现性和可重用性等验证。相应的验证工作以ITC’02国际SoC基准电路为载体,为此,验证结果具有一定的参考价值。通过与本研究领域其它文献成果的比较,验证在对应的测试体系下,本文提出的实施于SoC IP核层和Top层的双层次SoC可测性设计方案在有效提高SoC测试资源利用率和减少SoC测试时间方面具有一定的优越性,如在SoC测试资源利用率方面平均能提高10.85%~24.13%,在SoC测试时间方面平均能减少6.11%~15.26%。同时,双层次SoC可测性设计方案本身也具有89.16%的SoC测试资源利用率。由于在目前国际SoC可测性设计研究领域中,2005年8月确定的IEEE Std 1500标准只是一个需要进一步研究与完善的框架性标准。为此,本论文所取得的成果对完善此标准具有一定的参考价值,同时,其对SoC级集成电路设计、EDA软件工具开发等也具有一定的理论意义。