未来的技术发展趋势主要包括物联网（IoT）,机器学习和人工智能（AI）等等。这些年,随着CMOS技术的发展与进步,数字处理能力已经得到了很大的改善。其主要表现为速度提高、面积减小和功耗降低。但是,作为连接模拟域与数字域必备的模块——模数转换器（Analog-to-Digital Converter）依旧处在设计瓶颈期中。传统ADC无法通过新颖的校准方法提高精度。而随着集成复杂度的提高,典型的应用对ADC的量化能力提出了新的要求。因此,ADC需不断地朝着高精度、低功耗的方向改进。逐次逼近型模数转换器（Successive Approximation Register ADC）是最节能的模数转换器之一。本文设计了一种基于电荷重新分布,并采用SMIC 0.18μm MSBCD1.8V工艺的SAR ADC。本文的主要贡献如下:1.分析了单位电容失配对高精度ADC线性度的影响。基于正态分布的理论知识,提出了一种基于排序重构电容阵列的新型校准方法。通过MATLAB工作平台搭建系统级仿真验证该方法的可靠性。仿真结果显示,该方法更在动态性能上有显著改善,有利于线性度的进一步提升,并且无明显的附加功耗。2.提出了一种电容比较电路以实现比较电容的大小,并可适用于差分型电容数模转换器（Digital-to-Analog Converter）中;设计了一种新颖的数字冒泡排序电路可用于实现电容按从大到小进行排序。数字冒泡排序电路对比过去研究中以开关阵列为核心的模拟冒泡排序电路,大大降低电路的复杂程度,并实现针对N个电容的排序,可将模拟与数字的连接信号线数量由N~2减少至N。在Cadence平台搭建冒泡排序电路验证了该设计的准确性。3.设计了一款应用上述校准方法的14位1 MS/s SAR ADC,DAC采用高8位二进制加权电容阵列和低6位电阻分压式阵列的混合架构。选择使用Vcm-based型开关切换方案以减少DAC的开关能量和面积。为获取更小的功耗和噪声,采用时域比较器。通过栅压自举开关进行采样,以减少对输入信号进行采样时引入的非线性误差。SAR逻辑控制电路在Verilog HDL语言中实现同步SAR控制逻辑电路。仿真结果表明,ADC在1 MS/s的采样率工作时,基于排序重构校准方法可将SFDR从79.62 d B提高至101.54 d B,SNDR从75.92 d B（12.32 ENOB）提高至84.39d B（13.73 ENOB）,品质因数（FOM）达到36.96 f J/conversion-step。