【摘 要】
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CEE是低温高密核物质测量谱仪（CSR External-target Experiment）的简称,它是由多所国内高校和研究所共同合作参与的大型仪器设备研制项目,研制完成后将是我国第一台运行于GeV能区、自主研制的、基于国内核物理大科学装置HIRFL-CSR的大型实验设备。其中,硅像素Topmetal-CEE芯片是一款应用于CEE项目中的束流前端探测芯片,用于测量入射束流的位置和时间信息,为其他
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CEE是低温高密核物质测量谱仪（CSR External-target Experiment）的简称,它是由多所国内高校和研究所共同合作参与的大型仪器设备研制项目,研制完成后将是我国第一台运行于GeV能区、自主研制的、基于国内核物理大科学装置HIRFL-CSR的大型实验设备。其中,硅像素Topmetal-CEE芯片是一款应用于CEE项目中的束流前端探测芯片,用于测量入射束流的位置和时间信息,为其他径迹探测器在重建末态粒子径迹时提供高精度的初始顶点。为了保证Topmetal-CEE芯片的输出模拟幅度信息能够快速、准确地被量化读出,一款高速高精度的模数转换器必不可少。基于该目的,本文设计了一款13bit20MS/s流水线ADC,所用工艺为130nm CMOS商业标准工艺,该流水线ADC将作为CEE项目中Topmetal-CEE芯片读出电路的重要组成部分,对整个系统的模拟输出进行高精度采样。主要的研究工作及设计难点如下:1、设计了无前端采样保持（SHA-less）流水线ADC结构,既满足了 ADC系统对速度、精度的要求,又大大降低了系统功耗和电路复杂度。由于采样保持电路本身会产生一系列噪声,采用无前端采样保持电路结构,可以避免其噪声对整个流水线ADC系统性能的影响。2、对流水线ADC的误差源进行了详细的理论分析和手动计算,并在此基础上对流水线ADC进行了高层次的行为级仿真。使用Verilog-A硬件语言以及Cadence默认库中的理想器件搭建宏模型,不仅验证了电路结构的可行性,同时也对各个模块在传输线路上能够容忍的信号噪声进行了量化分析。3、设计了全差分折叠式共源共栅放大器,其中嵌入了增益提升技术,针对辅助运放和主运放,分别设计了连续时间型共模反馈电路和开关电容型共模反馈电路,能够在各个工艺角下满足流水线子级MDAC电路对运放的要求。经仿真验证:工作电压3.3V,输入动态范围为1.15V～2.15V,增益可达96.4dB,单位增益带宽可达1.38GHz,闭环相位裕度约60°,输出共模在各个工艺角下均保持在1.65V左右,加入偏置电路后总功耗约为0.014mW。4、设计了嵌入自动置零技术的预放大型比较器,其工作在f1、f2、k2三相时钟下,其中k2和f2同相,k2比f2早一点闭合以建立置零状态,从而减小比较器的失调电压、回踢噪声等对流水线ADC整体性能的影响。经仿真验证:工作电压3.3V,在各个工艺角下比较器均能够在9ns内完成比较,结合MATLAB对比较器输出的离散数据进行拟合后可得其失调电压在16mV以内浮动,加入偏置电路后比较器总功耗约为104μW。5、设计了双相非交叠时钟产生电路,经仿真验证:工作电压3.3V,时钟频率20MHz,几乎无时钟抖动;采用数字工具设计了延迟对准及数字校正电路,将复杂的时序要求变为可控可变的步骤,同时也节省了设计周期。目前基于本项目的设计内容已全部完成,芯片核心面积约为0.72mm2,后仿真结果显示:典型工艺角下,工作电压3.3V,系统采样频率20MHz,单端输入动态范围±1V,信噪比SNR约为65.1dB,无杂散动态范围SFDR约为74.4dB,信噪失真比SNDR约为64.9dB,总谐波失真THD约为78.3dB,有效位ENOB为10.48位,系统总功耗约为79mW,基本满足项目需求。此外,本设计已随CEE项目中的Topmetal-CEE芯片流片,后续将安排芯片测试以及进一步的研究工作。
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