COMS器件进入超深亚微米阶段，集成电路向高集成度、高速度、低功耗发展。芯片工艺复杂度和设计复杂度的提高，使得芯片的测试问题变得更加突出，也对集成电路测试方法和设计方法提出了新的要求。可测性设计已经成为现在解决芯片测试问题的主要手段。本文首先简要阐述了集成电路故障机理、故障模型和可测性设计的基本概念，然后概述了常用的可测性设计技术，如扫描可测性设计、边界扫描、内建自测试、测试矢量自动生成等，并介绍了一些提高电路故障覆盖率的方法。实验是芯片设计过程中的DFT设计流程，我们根据芯片的实际情况，采用全扫描测试技术，设计了三条扫描链，并对违反设计规则的部分进行修正，得到了较高的故障覆盖率和良好的测试效果，并且没有对电路本身的性能造成大的影响。对芯片中嵌入式存储器的测试，采用了存储器内建自测试技术，该技术将测试电路置入芯片内部，测试向量的产生、加载和结果分析都由测试电路自动完成，解决了由于电路集成度高而导致的测试访问困难的问题。测试电路设计完成后，使用EDA工具自动产生合理的测试向量，并对电路的测试功能进行了一次完整的仿真验证，从仿真结果可以看出可测性设计是合理的，产生的测试向量也能顺利地实现其测试功能。