随着5G时代的到来和移动终端设备的不断发展,高速低功耗ADC受到了越来越多的关注。SAR ADC整体结构简单,只含有少量的模拟电路,具有非常明显的数字化特征,相比其他类型的ADC,可以更好地适应先进的工艺和低功耗应用。但是由于受到传统结构和转换算法的限制,SAR ADC通常只用于中低分辨率、中低速度的场合。因此,如何充分利用SAR ADC高能效的优点,并突破传统结构在速度上的限制,成为该领域的研究热点。本文基于SAR对高速低功耗ADC进行研究。首先从系统层面对基于传统结构和转换算法的SAR ADC进行了分析,探究限制其速度提高的因素,并研究各种速度提升的策略。之后针对系统分辨率为8位,采样速度为1GS/s,功耗为50m W的设计指标,采用2b/cycle SAR ADC架构,同时结合分裂电容阵列、异步SAR逻辑等技术来进一步提升速度和降低功耗。最后完成该ADC的电路设计和仿真验证。采用2b/cycle量化结构可以提高SAR ADC的速度,但是会带来功耗的增加。针对这一问题,本文设计了一种适用于2b/cycle量化结构的新型低功耗电容开关方案。该方案采用分裂电容DAC,消除了位电容开关的冗余切换操作,实现了比较器输出对位电容开关的直接控制,在降低电容DAC动态功耗的同时,进一步提高了系统的转换速度。相比传统的电容开关方案,该方案的平均动态功耗理论上节省了约31.84%。相对于其它的2b/cycle电容开关方案,在速度、精度和面积方面也都获得较好的改善。针对2b/cycle的量化特点,并结合所设计的电容开关方案,本文采用并设计了与之相适应的异步SAR逻辑电路,进一步提高了SAR ADC的转换速度。本文基于SMIC 55nm CMOS工艺进行电路设计,并利用Cadence Spectre软件完成仿真验证。仿真结果表明:在不同温度、不同工艺角和不同信号输入频率的条件下,栅压自举采样开关的有效位数均能达到9.96位以上;动态比较器在5GHz同步时钟的驱动下,判别1m V的输入差异用时约为63.1ps;该ADC的INLmax为1.401LSB、INLrms为0.898LSB、DNLmax为1.488LSB、DNLrms为0.639LSB;在系统采样速度为1GS/s的条件下,当输入信号的频率分别为49.8046875MHz、245.1171875MHz和489.2578125MHz时,该ADC的有效位数均能达到7.1位以上;包括栅压自举采样开关、比较器、电容DAC和位电容开关在内的功耗约为5.7m W。以上各项仿真结果基本满足预期的指标要求。最后,基于SMIC 55nm 2P6M CMOS工艺,对关键电路模块进行了版图设计。