随着传统MOSFET器件特征尺寸不断的缩小,芯片集成度逐渐提高,器件短沟道效应变得越来越明显,导致器件关断时泄漏电流显著增大,功耗问题越来越严重,不利于芯片集成度的进一步提高。传统MOSFET由于受到热载流子效应的影响,在室温下其亚阈值摆幅高于60mV/dec。利用NMOS管和PMOS管可以共同构成互补型MOS结构,即CMOS集成电路;正常工作时两个串联的MOSFET交替导通,不工作时同时截止,理论上电路静态功耗为零。实际上,由于存在漏电流,CMOS电路仍有少量静态功耗。而基于量子隧道效应的隧穿场效应晶体管(TFET),其亚阈值斜率可以突破MOSFET器件的理论极限,具有极低的关态泄漏电流。N型TFET和P型TFET也可以组成互补TFET(C-TFET)结构,其导通电流以隧穿电流为主,不会受到载流子迁移率的影响,在不增大器件尺寸的条件下能够获得比CMOS器件更加对称的电学特性。本文主要研究内容如下:首先,讨论SiGe/Si等异质结在TFET中的应用。在外延区使用SiGe材料形成异质外延薄层,可以有效地减小外延区的禁带宽度,提高电子从源区隧穿至外延区的隧穿几率,增大隧穿电流;而窄禁带材料的引入会直接导致泄漏电流的增加,本设计仅外延区为窄禁带材料,并且SiGe材料的Ge组分较低,因此不会导致关态特性退化;提出外延区采用渐变掺杂的GEH-TFET结构,通过提高外延区中靠近源区附近的掺杂浓度,调节低栅压下的隧穿区域,改善亚阈值特性的同时缩短了带带隧穿距离,有利于提高导通电流。其次,考虑不同结构参数对GEH-TFET性能的影响。调整外延区掺杂浓度能提高电场强度,增大器件的隧穿电流;外延区厚度应控制在4nm左右,保证高开态电流和低亚阈值摆幅;尽管外延区采用高Ge组分可以降低带带隧穿的开启电压,但是实际工艺中无法在几纳米的超薄外延区精确控制SiGe中Ge含量;可以通过增加栅极与源极的重叠长度来增强导通电流,但是电流的增加将受到本征区串联电阻的限制,当重叠长度过长时,泄漏电流也随之增加。最后,对N型TFET与P型TFET的互补特性进行分析。N型和P型GEH-TFET可以采用同一种器件结构,仅需要改变相应区域的掺杂类型,方便形成类似CMOS的互补TFET,电路设计灵活性增强,工艺实现复杂度得以降低,实现异质结互补隧穿场效应晶体管。