在近地轨道卫星通信中,低密度奇偶校验（Low-density Parity-check,LDPC）码以其低误码平层、高编码增益以及译码性能逼近香农限的优越性能受到了广泛关注。在保证译码性能不损失条件下,利用有限硬件资源提高LDPC译码器的吞吐率一直是LDPC码应用于实际系统努力实现的方向。针对国际空间数据系统咨询委员会（Consultative Committee for Space Data Systems,CCSDS）标准下近地轨道卫星通信LDPC码型,本文在现场可编程逻辑阵列（Field Programmable Gate Array,FPGA）平台上设计实现了该码型的高吞吐率译码器。首先,针对技术协议中规定的体积、功耗、对外数据交互接口、译码速率以及误码率等指标要求,设计了高速译码器的硬件电路。以FPGA为主控芯片,采用板卡设计形式。详细设计了PCI Express接口电路、DDR3接口电路以及辅助FPGA芯片正常运行的外围电路。然后,根据译码板卡内部高速数据传输架构,基于FPGA平台设计PCI Express接口控制逻辑与DDR3接口控制逻辑。PCI Express接口控制逻辑采用直接储存器访问（Direct Memory Access,DMA）方式、基于PCI Express硬核IP设计,实现了译码板卡与PC的高速数据交互。DDR3接口控制逻辑基于存储器接口生成器（Memory In-terface Interface,MIG）IP核,辅以数据管理模块划分DDR3存储空间,实现了DDR3的多通道数据读写。最后,研究常用的LDPC译码算法与译码架构,基于MATLAB对各种译码算法仿真分析。根据技术协议指标要求,系统采用修正因子为0.75、迭代次数为10的NMS算法作为译码算法。对于译码架构,系统采用部分并行译码架构设计,结合子块个数划分法与子块维度划分法,设计了112个变量节点并行度、14个校验节点并行度的部分并行译码架构。在译码算法与译码架构分析基础上,设计了LDPC译码逻辑。最终,对译码板卡进行验证,在信噪比bE/N0（28）6d B的加性高斯白噪声（Additive White Gaussian Noise,AWGN）信道条件下,基于Xilinx XC7K325T FPGA平台实现了译码吞吐率可达到1232Mbps的高速译码器;测试24个小时,未发现误码。