随着科学的进步，深亚微米的出现，大量的功能模块被集成，芯片功能越做越强大，数字电路的集成度变得越来越高，整个电路的复杂度也变得越来越大，这对电路测试造成了极大的困难。一般情况下，在对集成电路进行测试的过程中，测试功耗远远高于电路工作功耗，而过高的功耗会造成芯片过热，严重的时候会对芯片造成损害，并且这种损害往往是不可逆的。因此，如何有效降低过高的测试功耗已经成为集成电路测试的研究热点。　　本研究在按时钟测试的内建自测试中，对测试集进行优化，将测试集进行了两次排序。第一次进行无关位排序，将无关位含量多的测试向量放到前面；第二次对测试向量进行海明距离求解，按照海明距离由小到大排序。为了优化测试集，达到测试向量之间相关性增加的目的，对排序后的测试集进行合理的无关位填充，提出了一种无关位填充方案，依照无关位两边确定位长度来进行无关位填充。最后通过对ISCAS’85国际标准电路实验证明，本文所提方案能在保证获得较高故障覆盖率的前提条件下，有效的降低了电路的测试总功耗、平均功耗以及峰值功耗。本方案实现简单，测试功耗优化良好，具有一定的实用性，对推动内建自测试技术的发展具有一定意义。