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随着无线通信技术的进步,ADC作为通信系统的一部分正变得越来越重要。当前,无线通信系统需要高速、高精度以及低功耗的ADC。相对于其他结构的ADC而言,流水线ADC在实现高速高精度的同时能够达到较低的功耗,符合无线通信的发展需求,因而极具研究价值。本文研究用于无线通信领域的高速流水线ADC。通过对流水线ADC的研究现状进行了充分调研,分析了采用开环MDAC结构和闭环MDAC结构设计流水线ADC的优缺点,最终提出基于冗余的开环MDAC结构设计流水线ADC以降低功耗并提高采样率。为了解决开环放大器线性度差、精度难以保证的问题,采用了一种查表式后端数字校正技术将比较器失调、级间增益误差等因素交由后台数字校正部分处理,有效提高了流水线ADC的精度。本文设计的流水线ADC由14级1位/级电路构成,当完成第1级流水线电路版图后可以通过复制完成其余各级版图,从而大大降低版图的设计难度。在确定电路结构的基础上,本文采用Simulink建模仿真以验证冗余开环结构在电路实现中的可行性。建模仿真结果表明:当采样率为100MHz,输入信号为47.65625MHz时,校正前SNDR为27.05dB,SFDR为29.72dB,ENOB为4.2位;当采用校正方案校正后,SNDR为74.51dB,SFDR为 82.05dB,ENOB 为 12.09dB。本文设计的流水线ADC采用了 TSMC 0.18μm 1P6M CMOS工艺,电源电压为1.8V。整个电路主要包括14级1位/级流水线电路和延时对准寄存器阵列。每级流水线电路由采保电路、子ADC、MDAC和时钟电路构成,电路版图面积约为1.2mm× 1.4mm。输入信号摆幅最大为600mV,采样率可以达到100MHz,精度为12位。后仿真结果表明:在输入信号摆幅为600mV,频率为47.65625MHz,采样率为100MHz时,校正前SNDR为26.66dB,SFDR为29.65dB,ENOB为4.136位;校正后SNDR为 68.98dB,SFDR 为 78.98dB,ENOB 达到 11.17 位,功耗为 155mW。