随着PCIe协议的发展,PCIe接口的产品速度越来越快,但数据传输过程中依然存在一些延迟,故降低PCIe接口的延迟已经成为当前研究的重点课题。因此,本论文针对上述问题,在深入分析物理层发送逻辑和接收逻辑的基础上,对加解扰模块和弹性缓冲器模块进行了优化,并进行了功能仿真和FPGA原型验证,以期降低PCIe接口的延迟。主要内容为:（1）在加解扰模块,通过两种方法进行了设计。一方面,采用常见的并行扰码,进行了16位扰码器与解扰器的设计,并分别设计了扰码序列生成子模块和数据处理子模块。另一方面,针对扰码序列的生成过程进行简化,通过并行扰码和存储器扰码相结合的方式,将已经计算好的扰码序列提前存入ROM,避免了复杂的组合逻辑运算。同时,通过两级流水线技术进行优化,一级流水线用于产生扰码序列、另一级流水线用于对数据进行加扰,减小了50%的延迟,加快了扰码的进程。（2）在弹性缓冲器模块,也使用两种设计方法进行了设计。弹性缓冲器的深度一般设置为8,本文针对大部分PCIe设备链路宽度>1的情况,另外设计了深度为6的弹性缓冲器。两种弹性缓冲器均采用常半满方式进行设计。深度为6的弹性缓冲器中,二进制码和格雷码的转换部分要对格雷码进行重组,确保以较为简单的方式实现,其他的模块相应发生改变。通过减小弹性缓冲器的深度,理论上减小了25%的数据包处理延迟。（3）对加解扰模块和弹性缓冲器模块进行了功能仿真和FPGA原型验证。通过对比不同激励信号下模块的仿真波形和预期的输出响应,发现这些模块都可以正确实现其功能。在FPGA验证时,根据各种数据包结构结合物理层功能设计激励器。通过采样观察FPGA的信号数据,也表明各关键模块能够按照协议要求较好地完成数据的传输。最后通过分析时序结果,得出经过存储器扰码优化后的加解扰模块相比于未优化的模块延迟有所降低。本论文优化设计了加解扰模块和弹性缓冲器模块,仿真和原型验证均可以正确运行,并且对于降低PCIe延迟方面具有一定的工程实践意义。