随着IC制造工艺的不断进步，组合逻辑电路中电气掩盖效应和时钟窗口掩盖效应都被极大程度的削弱了。最新研究指出IC设计的特征尺寸缩小到50nm时，电路组合逻辑部分引发的软错误率将与时序逻辑部分的软错误率相当。而Intel最新推出的westmere-EP处理器中已经采用了32nm技术。这说明组合逻辑单元软错误对电路可靠性的影响已经能够达到甚至超过时序逻辑单元软错误对电路可靠性的影响。随着电路组合逻辑部分的软错误率的升高，组合逻辑部分的软错误研究变得越来越重要。已有的适用于数字电路系统级可靠性分析的方法主要有两类，即基于故障模拟的方法和基于形式化技术的方法。基于故障模拟的方法应用最广泛，但是这类方法很难实现输入空间和故障空间的完全覆盖，是不完备的。基于形式化技术的方法虽然可以保证分析结果的完备性，但是已有的方法主要是基于模型检验和定理证明的。这些方法都需要较多的经验和专家支持，定理证明还需要手工干预。本文提出了基于组合逻辑部分的错误传播模型和时序等价性检查技术的组合逻辑单元软错误敏感点筛选方法。该方法首先从电路中提取组合逻辑单元软错误的传播行为模型，然后基于该模型对故障电路与原电路进行等价性检查，识别对软错误敏感的组合逻辑单元。实验结果表明，本文提出的方法可以精确地筛选出电路中所有的软错误敏感点，可以用于避免对不敏感点的过度保护，减小电路容错代价。