帧内编码器是H.264/AVC视频压缩编码器中的重要模块，也是占用编码时间较长的模块。对基于H.264的帧内预测与变化量化的VLSI结构进行研究，对提高编码速度具有重要意义。　　预测单元的选取，预测与变换的衔接，多种变换结构的取舍是成为的帧内编码器研究的难点。因此，本文着重对这些方面进行了研究规划其相应数据流，具体做了以下工作。在分析高档次H.264帧内编码标准的基础上，首先完成了帧内预测模块、模式选择模块、变换反变换模块、量化反量化模块和重构模块的VLSI结构设计，并初步分析了模块的性能。在此基础上，通过去除软件冗余、设计通用预测PE单元、优化代价模型、采用行预测技术等方法，对设计进行优化，在保证系统处理速度的前提下，有效降低了处理单元和存储单元使用数量，减小了芯片面积。同时对4x4，16x16两种预测模式，分别设计了不同的变换结构，一个是采用行列变换单元复用，并且每个时钟周期采用单行单列处理，另一个采用选择存储结构，实现了数据的连续处理。　　在Linux平台上利用VIM编辑工具进行RTL代码的编写，使用软硬件自动对比平台对设计进行验证，在SMIC.13mCMOS工艺库对模块进行了逻辑综合，时序分析结果表明，帧内编码模块在300MHz频率下可以正常工作，实现编码速度达到1080P@30fps。