随着通信中数据流量的不断增长,对于通信速率的要求也越来越高。在这种形势下,高速串行数字通信体现出比传统的并行数据传输方式更大的优势。基于SerDes的高速串行通信技术应用广泛,由于采用差分信号传输代替单端信号,从而在信号传输过程中增强了抗噪声、抗干扰能力。同时,由于采用时钟和数据恢复技术代替同时传输数据和时钟,从而解决了限制数据传输速率的信号时钟偏移问题。这样,基于SerDes的高速串行接口突破了传统并行I/O接口的数据传输瓶颈,大大提高了数据传输的数据率,正在成为一种通用的I/O接口标准,将取代传统并行总线而成为高速接口技术的主流。本文介绍了一种新的全数字电路设计的异步数据时钟捕获技术,该技术是基于FPGA来设计和实现的,称为SoftSerDes技术。FPGA继承了ASIC的大规模,高集成度和高可靠性的优点,但克服了普通Asic设计周期长,投资大,灵活性差的缺点,逐步成为复杂数字硬件电路设计的理想首选。而将SerDes应用在FPGA中可以实现数据大量收发,提高数据的总体流量。与传统的SerDes芯片相比,SoftSerDes有比较高的抗干扰能力,低功率损耗,用FPGA实现更易于对新产品进行升级,所以在大规模FPGA设计中有着广泛的应用前景。论文介绍了SerDes技术和FPGA设计中用到的相关软件工具。在对SoftSerDes模块进行功能仿真,证明该技术可以达到预期功能的基础上,按照FPGA的设计流程,在FPGA中通过仿真、综合、布局布线、下载调试项目中的相关模块,并通过最后的板级测试,验证了SoftSerDes技术实现数据串并转换的可行性和准确性,而且性价比高于传统SerDes。