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传统电压域ADC实现高速高精度与先进CMOS工艺兼容性问题一直困扰着学术界,本论文研究适用于纳米尺寸工艺的新型时域ADC架构,摆脱高线性度对高增益运算放大器的依赖,探索低增益运算放大器实现高线性度电压时间转换电路,提出借用流水线思想突破时间数字转换电路的低速低精度限制,最后基于55nm CMOS工艺设计12位100MSPS时域ADC,并进行仿真验证架构的可行性。论文首先介绍ADC基本架构和性能参数,分析传统电压域ADC架构在纳米工艺下实现高速高精度的局限性,总结国内外新型ADC架构发展趋势,研究适用于纳米尺寸工艺的时域ADC架构。其次,阐述基于MDAC结构的电压时间转换电路工作原理,讨论运算放大器和连续比较器的设计参数对转换电路输出时间脉宽信号性能的影响,模型验证低增益运算放大器实现高线性度电压时间转换电路的可行性,将电压域信号转换到时域信号以待在时域量化,从而突破纳米尺寸工艺不利于模拟电路设计的瓶颈。然后,根据传统延迟线时间数字转换电路的缺陷,借用流水线思想搭建高性能流水线时间数字转换电路架构,提高时域的量化能力,进一步,推导时域流水线架构的时间脉宽传输函数,研究级间数字时间转换电路的核心模块,借用时间寄存器来实现时域流水线架构异步量化,设计无需校正的脉宽序列时间放大器实现高线性度的时间脉宽放大。最后,基于55nm CMOS数字工艺设计12位100MHz时域ADC架构,电压时间转换电路在电压域实现2.5位量化,输出1位符号位和时间脉宽信号,流水线时间数字电路在时域实现三级2.5位量化,加上最后一级延迟线时间数字转换电路的3位量化,从而实现12位时域ADC。在采样频率为100MHz下仿真结果得SFDR为75.6dB,SNDR为67.0dB,ENOB为10.8位,FOM值为0.184pJ/conv.,结果验证适用于纳米尺寸的新型时域流水线ADC架构能够有效避开高增益运算放大器实现高精度性能指标。