随着硅CMOS制造工艺进入到纳米级阶段，集成电路芯片上的互连线尺寸和间距不断减小，金属互连线的层数不断增加，芯片工作的时钟频率也在不断增加，由相邻互连线之间的耦合所引起的串扰噪声与互连线自身的本征延时已超过门延迟成为决定芯片性能与可靠性的最关键的因素之一。对于纳米级芯片复杂的互连布线网络，寄生电容和电感效应日益突出，集成电路的工艺参数变化对互连线传输电信号的完整性影响也越来越大，建立简单而有效地串扰噪声与延时模型，不仅能够为电路设计相关人员提供参考，避免发生不必要的时序与逻辑错误，还能够为高速集成电路自动化软件开发提供参考。本论文就纳米级工艺下互连线的基本特性，首先研究和分析了互连线技术的发展趋势，对互连线相关参数的提取、互连线的相关建模以及互连线串扰噪声和延时的问题进行了分析研究和探讨，并对32nm CMOS工艺下不同的互连线尺寸进行了串扰噪声与延时的分析和优化，通过对比不同尺寸的延迟和串扰给出了较优的互连线尺寸参数。本论文首先从纳米级集成电路互连线的基本参数及其工作机理出发，获得了纳米级工艺互连电阻、电容和电感的表达式。考虑过程铜互连工艺与low-K介质的引入对互连模型的影响以及互连参数的频率相关性。对于互连串扰耦合噪声，分析了串扰耦合机理，在Devgan串扰模型与Martin串扰模型的基础上，考虑互连电感，介绍了分布式RLC串扰噪声的解析模型，提出了一种新的传输线模型并与HSPICE的仿真结果比较验证模型的精确性。对于互连延时，介绍了传统的Elmore延时模型、等效Elmore延时模型、改进的Elmore延时模型。最后，考虑串扰效应对互连延时的影响。对于容性串扰耦合，基于开关因子法，根据互连线间信号跳变方向的不同，将受扰线与施扰线之间的耦合电容乘以一个开关因子后做接地处理，通过开关因子的大小来体现串扰对互连延时的影响。对于感性串扰耦合，利用ABCD矩阵法，建立耦合互连线的电气方程，通过数学优化与Pade降阶技术，得出了RLC耦合互连系统中的延时表达式。