本课题源于广西信息与通讯技术重点实验室主任基金项目,主要研究内容为软件无线电(SDR)中通用可编程零次群数字复、分接芯片及其板级验证系统的设计与实现。实际应用中该系统可满足SDR多服务、多模式、可重构、节省资源和智能化的需求。　　SDR的不断发展与完善,使其广泛应用在军事、民用和航天等场合。对于零次群(基群以下)数据单独开辟信道进行传输将浪费大量的系统资源,也不利于SDR设备的系统集成化和体积小型化。目前已有的零次群复、分接设备很少,智能化程度很低。　　根据SDR中零次群数字复、分接具体参数及性能要求,论文首先确定了零次群数字复、分接系统的设计方案,并通过大量的实验和仿真验证了该方案的可行性。然后采用Quartus II软件对可编程零次群数字复、分接芯片进行设计、综合、仿真验证,并进行了局部的版图设计。最后采用Altium Designer软件完成了板级验证平台设计,并完成了硬件平台的装配、联调、下载和测试。实际的硬件测试结果充分证明了可编程零次群数字复、分接芯片设计的可行性和板级验证系统运行的可靠性。　　论文完成的主要工作以及创新点如下:　　(1)研究了数字、模拟锁相环等多种时钟提取方法,结合等精度测量的基本思想提出了一种新型快速的时钟提取方案,进而实现了对零次群数据的自适应复、分接。　　(2)设计实现了一种微控制器+U盘的 FPGA脱机重构方案,可软加载海量配置数据;并与其它脱机重构方案进行了比较。　　(3)实现了一种前向纠错和具有快速同步特性的误码测试功能。　　(4)完成了基于FPGA的SDR中通用可编程零次群数字复、分接SOC芯片设计,并进行了局部的版图设计。　　(5)设计完成并实现了通用可编程零次群数字复、分接系统板级验证平台。平台支持TTL、串口、音频、等多种零次群数据输入,支持DUC、TTL、HDB3和网络4种合路数据输出,符合SDR系统接口规范,具备开放性、可软加载功能。完成了样机演示实测。