低密度校验码(Low-Density Parity-Check Codes,LDPC)已经被证明是一类纠错性能逼近香农限的渐近好码。由于低密度校验码具有译码复杂度低、错误平层低等诸多优点,它的良好应用前景已经引起学术界和IT业界的高度重视,也使其成为当今信道编码领域最受瞩目的研究热点之一。QC-LDPC(Quasi-Cyclic LDPC)码是LDPC码的一个子类,它在构造、编码和译码等方面,具备了其它类型的LDPC码不具有的很多优点。本文就QC-LDPC码的一些关键问题进行了研究。主要完成的工作有以下几方面:系统介绍了LDPC码构造的基本方法,重点以一种基于有限域的代数方法对QC-LDPC码的构造进行了研究。系统地介绍了LDPC码的编码方法和译码方法,重点研究了针对QC-LDPC码的编码实现方法和LDPC码的最小和译码算法。最后,在前面理论分析的基础上,结合硬件平台仿真,给出了准循环LDPC码的编码器和译码器的FPGA实现方法,主要包括了编译码器的总体结构设计,各子模块设计、门级仿真结果等。其中编码是通过准循环结构的生成矩阵进行的,译码则采用归一化最小和算法。