自1985年第一块FPGA(Field-Programmable Gate Array)芯片面世至今只有30年的历史,但作为一个新兴产业,FPGA已经取得了辉煌的成就。目前,FPGA产品已从最初的通信设备扩展到控制、导航、航天、航空等各种军用、民用领域。作为一种可编程的ASIC(Application Specific Integrated Circuit),FPGA不仅克服了定制电路的诸多不足也解决了前几代可编程器件门电路数有限的问题,它已经成为数字系统设计的基础之一。时钟管理模块(DCM)是FPGA芯片的不可缺少的组成部分,DCM管理整个FPGA系统的时钟。时钟偏差和时钟抖动是电路系统中存在的主要问题,时钟管理模块能否正确工作直接影响FPGA的功能和性能,尤其是在高速运行的系统中。目前,系统的时钟管理方案一般基于锁相环或者延时锁相环电路。FPGA中时钟管理主要包括锁相环以及时钟分布网络。本文设计的时钟管理模块包括核心单元为全数字演示锁相环(ADDLL)以及与之相结合的时钟网络两个部分。按照每个模块实现的功能可分为锁定电路(主电路),移相电路(从电路),输出电路,时钟网络四个模块。锁定电路与移相电路都是由鉴相器、控制电路和延时电路等组成。系统工作时,主、从电路分工不同,从电路经过延时完成移相,生成相对相位为90°、180°、270°、360°的四个时钟信号。主电路实现输入时钟与从电路生成时钟其相位最接近信号的同步,实现输入时钟与芯片内部时钟的同步。输出电路除了能输出同步后的四个相位的时钟,还能输出时钟的多种分频信号及二倍频信号。