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近年来,随着人们对高质量、大数据容量通信需求的提高和5G时代的到来,应用于Ku、K和Ka波段的通信技术成为了业界研究的热点。在射频收发机系统中,锁相环(Phase Locked Loop,PLL)频率综合器是最为关键的模块之一,它为收发机提供频率精确、稳定度高的本地振荡信号,其性能的优劣对整个无线通信系统产生直接的影响。分频器电路是PLL最重要的子模块之一,它工作于PLL频率综合器的最高工作频率,设计难度大,因而设计低功耗、高速、可编程输出频率的分频器具有重大意义。本文基于130nm SiGe BiCMOS工艺设计24~40GHz 2分频器和12~20GHz 8/9双模分频器。2分频器采用工作频率范围宽、灵敏度高的触发器与逻辑门组合结构,其中触发器采用电流模逻辑(Current Mode Logic,CML)结构,通过优化自谐振频率等方式确定分频器电路中器件的参数。8/9双模分频器采用先同步4/5分频,再异步2分频的架构,通过数字电路逻辑分析得到一种最优的8/9双模分频器逻辑电路,可以保证较短的延时,提高分频器工作速度。采用内嵌逻辑门技术、主从触发器非对称技术、输出电压摆幅优化技术和分离负载技术来提高触发器的工作速度。4/5分频与异步2分频通过驱动能力较强的射极跟随器缓冲器连接。8/9双模分频器输出端缓冲器由三级自偏置反相器构成。分别给出了高速2分频器和8/9双模分频器的版图,通过布局和布线两个方面讨论了分频器版图设计的关键点。高速2分频器的后仿真结果表明:在tt工艺角,-55~125℃,3.3V电源供电,输入时钟信号0dBm条件下,工作频率范围为15~46GHz;在24~40GHz输入频率范围内,相位噪声低于-125.78dBc/Hz@1kHz和-147.42dBc/Hz@1MHz;平均工作电流低于4.0mA;芯片面积为490×440μm~2。8/9双模分频器路场混合仿真结果表明:在tt工艺角,-55~125℃,3.3V电源供电,输入时钟信号0dBm条件下,工作频率范围为10~25GHz,相位噪声低于-135.39dBc/Hz@1kHz和-156.17dBc/Hz@1MHz;平均工作电流低于18.73mA;芯片面积为490×590μm~2,各项指标均满足设计指标要求。本文设计的高速2分频器和8/9双模分频器可应用于“超宽带毫米波频率源”项目中,略做调整也可以应用于其它毫米波频率综合器中。