随着集成电路的不断发展,集成在单一芯片上晶体管数量也越来越多,使得片上系统(System-on-chip,SoC)在设计过程中遇到了通信效率低、扩展性差、全局时钟难以同步等问题。为了解决以上的问题,部分学者提出了片上网络(Network-on-chip, NoC)的概念,其核心思想是借鉴并移植计算机网络中的概念和方法,能从体系结构上解决片上系统存在的上述问题。随着NoC体系结构的提出,基于片上网络的测试技术研究正受到越来越多的重视,如何对片上网络进行高速有效的测试成为了当下的一个热点的问题。传统的测试技术由于检测过程复杂、耗时、费用高、故障检测率低,不能满足高效测试的需要,而内建自测试(Build-In Self Test,BIST)技术能克服上述的不足,所以对片上网络进行内建自测试技术的研究有重要的现实意义。　　本文研究了NoC的体系结构以及相关理论,介绍了NoC系统(通信架构与IP核)的相关测试技术,并对内建自测试技术和性能做了相关的研究和分析。在此基础上,提出了一种NoC互连线的内建自测试策略,该方法在NoC资源网络接口中内嵌测试矢量生成器和输出响应分析器模块,完成片上网络中东、南、西、北四个方向互连线的并行测试以及故障定位测试。另外还就NoC系统中的SRAM存储器IP核进行了内建自测试方法的研究,采用March C+算法并加以优化改进,复用NoC作为测试存取路径,设计了BIST电路并完成对NoC SRAM的测试。本文的设计均使用Verilog语言完成,并在ModelSim仿真环境下进行仿真,最后在基于FPGA的NoC系统平台上进行了验证。结果表明, NoC体系结构下的内建自测试方法能有效地减少测试时间,提高测试的可靠性。