随着超大规模集成电路(VLSI)制造技术的发展，愈来愈高的集成度使得测试时的功耗成为集成电路设计与测试中必须考虑的一个重要因素。一般来说，VLSI测试时的功耗比其正常运行时的高得多，这导致电路测试中产生可靠性降低、验证难度增加等问题，甚至造成芯片损坏。因此，低功耗测试在超大规模集成电路的设计和制造中的重要性日益增长。在VLSI测试中采用的扫描结构可提高电路内部节点的的可控制性和可观测性，在已在VLSI内部和外部测试中得到大量应用，并已成功应用于当前流行的可测试性设计方法之中。因此，扫描测试中的低功耗方法研究有着重要的理论意义和实用价值。本文对扫描测试中的静态功耗、动态功耗、测试向量、扫描链、扫描单元和其他相关内容进行了研究，提出了多种降低测试功耗的方法，并使用一些工业界的大电路对这些方法进行了验证。主要工作和创新之处如下：(1)提出一种数字芯核并行测试外壳设计方法以降低测试功耗和测试时间。芯核的连接方式能够解决测试访问装置和内部扫描链之间的数据带宽匹配问题，但现有芯核串行外壳设计带来功耗和测试时间方面的浪费。我们结合测试向量无关位分布规律的研究。发现了扫描切片的重叠特性。并行测试外壳设计利用这一现象，通过对测试向量的适当划分与赋值，使测试时间减少和测试功耗降低。在ITC2002的d659电路上的实验结果表明，与串行设计相比，并行外壳设计能够减少约50％的测试时间和95％的测试功耗。(2)针对漏电流引起的静态测试功耗在总功耗中占相当比例的问题，提出一种基于测试向量的静态功耗优化方法来减少这种功耗。该方法在分析堆栈效应的基础上，结合测试向量中无关位的适当赋值，用遗传算法搜索到最小漏电流向量，使测试时电路产生的静态功耗降到最小。实验结果表明该方法能够有效减小组合电路和时序电路测试时的漏电流，同时保持较高的测试故障覆盖率。(3)在目前CMOS技术水平下，动态测试功耗仍是测试功耗的主要来源，因此如何降低动态测试功耗是一个十分重要的问题。为此，本文通过测试向量和无关位的分析及扫描单元相容特性的研究，提出一种降低扫描移入阶段电路动态功耗的方法SCANGIN，通过减少扫描链上的无用翻转来降低动态测试功耗。在ISCAS’89基准电路上进行的实验表明，该方法以增加很少的面积开销为代价，取得平均降低测试功耗88.9％的好效果。(4)提出了一种同时降低动态和静态功耗的方法，该方法使用一种新的扫描结构PowerCut，即通过在扫描链中增加阻隔逻辑电路来降低动态功耗和增加控制单元来降低静态功耗，并通过遗传算法获得合适的控制值。实验结果表明该方法能大大降低扫描测试功耗，同时保持测试的故障覆盖率。特别是PowerCut增加的面积开销与扫描单元的扇出数量没有固定的比例关系，PowerCut是目前面积开销最小的结构之一。