对于计算密集型任务与计算复杂型任务,传统的处理方式大多基于CPU实现。由于CPU是通用处理器,当处理计算密集型任务或计算复杂型任务时,速度不会特别快,难以满足现今高速复杂的网络环境。FPGA可以通过配置不同的编程数据产生不同功能的电路,并且电路的并行性远超CPU,大大提高程序的处理速度。所以,本文设计了一套基于FPGA的RTPS报文解析与AES-256数据加解密系统,提高对RTPS报文解密、解析以及加密的处理速度。本文的主要内容和贡献包括:1)研究AES算法的数学知识,设计基于FPGA的AES-256加解密系统。解决了加密与解密中复杂的256位密钥扩展问题,实现了AES算法在FPGA上的运行,并保证算法的安全性与执行速率。2)分析RTPS报文中每个子消息的组成结构与含义,设计基于FPGA的RTPS报文解析系统。将不同类型的子消息划分了A、B、C三类解析方式,解决了子消息中不定长字段的解析与每个模块之间时序约束的难题,首次实现了RTPS报文在FPGA上的解析,加快了解析速度。3)采用PCI-e的通信方式实现PC与FPGA之间的数据传输,在RIFFA框架的基础上,分别设计了MFC数据收发控制程序、FPGA数据收发处理程序。4)设计并实现了一个原型系统,该系统主要功能为:PC与FPGA通过PCI-e的方式传输数据,上位机将网络中一段加密的RTPS报文数据发送至FPGA,FPGA接收数据后,按照解密、解析、加密的顺序对数据处理。处理完成后,将数据返回上位机并显示结果。5)对系统进行了功能测试和结果分析。实验结果表明,基于FPGA的RTPS报文解密、解析、加密数据处理系统可以正常运行;处理Ack Nack报文时,在相同数据量下,FPGA运行时长是CPU的13%左右,在相同时间内,FPGA处理数据量是CPU的1400倍。该系统共占用32%的LUT、15%的FF与35%的BRAM,总功耗为0.567W。