进入超深亚微米工艺以后,工艺技术的持续发展,给集成电路设计提出了巨大的挑战。电路规模的不断增大、日益凸显的物理寄生效应,以及传统的综合与物理布图设计阶段的分离,导致设计过程的反复迭代,带来严重的设计不收敛问题。本论文从集成方法学和优化算法的角度,对“高层次综合与布图规划相结合”研究热点问题进行了深入地研究,旨在探讨有效地解决“设计不收敛”问题的方法和手段。论文的主要贡献点如下:本文针对高层次综合和布图规划在设计流程上的重要作用,以及两个设计过程的NP-难问题的特点,对基于性能优化的“高层次综合与布图规划相结合”的集成策略和方法进行了研究。提出了“二阶段法”集成优化方法,通过将设计全流程分为“快速解空间扫描”和“详细优化”两个阶段,改变了传统的依据功能对设计阶段进行划分的方法,实现了高层次综合与布图规划的更深层次的结合。论文中给出了解空间特点和求解过程收敛性的理论分析,实现了其软件原型设计和核心部分开发。论文中对fir滤波器和ellipf电路进行了全流程实验,实验结果表明方法可以达到21.1%的电路性能改进。针对传统的设计流程中通过后处理来进行电路性能优化的方法,提出一种布图规划后高层次再分配的优化算法,通过将布图规划结果中的互连线长度模拟成作用在电路行为操作上的虚拟的“力”,来对电路的互连延迟进行均匀的优化。对比逻辑再综合和物理设计优化方法,这一方法可以做到针对不同的控制步进行互连线优化,其优化手段更加细致有效。论文中通过fir滤波器和实际的IDCT解码器对算法进行了验证,实验证明算法可以对电路达到8%的电路性能改进。提出一种新的布图规划后高层次再调度算法。该算法的特点在于不改变电路的互连线长度,而是通过修改电路调度结果来放松对互连延迟的约束,从而达到对同步时序电路的优化作用。这一算法同时也可以和高层次再分配有效配合,对电路互连延迟进行更进一步的优化操作。实验结果表明再调度算法和再分配算法联合可以达到平均11.5%的电路性能改进。