如今,数字化逐渐覆盖世界的各个角落,这种高效的应用方式加速了5G时代的到来,对终端处理信息的速度和精度有着越来越高的要求。锁相环作为时钟产生的源端,输出分辨率高、稳定性强与低相位噪声的信号能够提升系统处理信息的能力。基于△Σ调制的小数分频作为一种灵活且高频率分辨率的技术广泛地应用在锁相环路中,小数分频的“平均”周期差异性导致的量化噪声问题成为了高性能锁相环需要突破的技术瓶颈,是近年来国际上小数分频锁相环研究的热点与难点。本文针对国内尚未广泛涉及的量化噪声抑制技术进行研究,旨在设计一种数字化、分辨率较高、结构简单以及能够抑制量化噪声的电路。本文首先介绍小数分频锁相环的原理和锁相环中各电路模块的特性,从理论上建立环路线性模型与噪声模型。分析△Σ调制技术在小数分频锁相环中的量化噪声整形作用,计算不同阶数的△Σ调制器抑制噪声的能力与本身自带的噪声影响。对比国际上几种量化噪声的优化技术,分析各自的优缺点。然后,根据理论分析结果,在Simulink中对△Σ小数分频锁相环建模与仿真,从模型上分析锁相环的环路特性以及△Σ调制器的作用。可以从仿真波形看出△Σ调制器量化会在锁相环中引入新的噪声,在Maltab中建模计算出与参考信号不同相位抖动差的信号带来的噪声影响,通过对比提出量化噪声的时域补偿方法。本文根据时域补偿方法设计量化噪声优化电路,采用△Σ调制器、DTC与多模分频器相结合的设计方式。△Σ调制器控制多模分频器产生不同分频比同时调节DTC产生对应的时间间隔,使输出信号周期尽量保持一致。此外,文中设计的DTC是一种全新的思路,DTC的粗调级以反相器相位插值的方式设计,精调级通过触发反相器的密勒效应构成密勒电容器,整个设计全部使用标准单元,是一种数字化电路。文中还根据相位插值的原理,设计了另一个数字化电路DCO,在仿真时提供振荡信号。除了上述两个电路设计之外,文中还有多模分频器(MMD)以及△Σ调制器的数字电路设计模块。本文基于40nmCMOS工艺,设计了一种数字电路结构的小数分频锁相环量化噪声时域优化电路。在1.1V电压下,9位DTC的调谐范围为115.5ps,分辨率为251fs,INL为1.35ps,DNL为121fs,功耗为3.5mW。△Σ调制器与多模分频器一起完成对环路信号小数分频,DTC的补偿技术优化由于量化产生的噪声。