近年来,基于卷积神经网络（Convolutional Neural Networks,CNN）的机器视觉方法已成功应用于安防检测和目标检测等应用。随着CNN模型的改进,计算和存储的需求急剧增加。然而,在一些低功耗的边缘计算设备中,功耗是重要指标,这便限制了卷积神经网络算法对低功耗设备的支持。现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）具有可配置性和开发周期短等优点,成为了CNN加速器的首选平台。本课题采用Verilog硬件描述语言（Hardware Description Language,HDL）开发,设计了一种以FPGA作为原型验证平台的卷积神经网络加速系统。本文以相关基础原理的介绍为开始,首先介绍CNN的前向传播结构中的基本算子;其次,再介绍CNN算法在硬件层面架构上循环展开的优化策略;再次,针对CNN算法浮点数据造成计算复杂度升高,和存储容量大的问题介绍了感知量化的原理。该方法保证了前向传播过程中全部采用整型数据,简化了前向传播的计算,同时保证网络精度损失较小;最后再介绍了CNN加速器目前采用的系统组成结构,即软硬件分配的策略。而后介绍以Cortex-M3为主处理器（Central Processing Unit,CPU）的CNN加速系统。本文采用Cortex-M3作为CPU,AHB（Advanced High performance Bus）总线为互联矩阵,设计DMA（Direct Memory Access,直接存储器访问）作为数据搬运引擎,设计一种计算加速引擎适用卷积、池化、全连接层计算,在时间上先后计算不同层。加速器部分针对Le Net-5模型的前向传播计算,设计总线接口模块、卷积窗口生成单元、乘累加单元、池化单元、激活量化单元、片上缓存设计和数据调度部分。最后,在Xilinx公司的Artix-7 Xc7a200T芯片上进行了原型验证。在Keil软件上编写C代码,设计了Cortex-M3对DMA的数据调度算法流程,以及对CNN加速器的控制流程。采用MNIST手写数字数据集作为测试对象,识别结果和Pytroch框架下感知量化推理结果一致,准确率达到98.2%。在100Mhz时钟频率下,识别每一帧的时间为5.3ms。