随着多媒体技术的快速发展，静止图像的应用越来越广泛。它的应用主要集中在图像的存储和图像的传输两方面，从具体应用中我们可以发现静止图像占用了越来越多的资源。在这样的背景条件下，静止图像的压缩成为了一个研究的热点。 目前静止图像的压缩算法以JPEG(JointPhotographicExpertsGroup)[1]和JPEG2000[2]为主。本论文课题以普通数码相机为应用对象，采用JPEG标准，完成了JPEG算法的芯片设计。论文首先阐述了JPEG压缩算法的基本理论，JPEG是基于离散余弦变换的算法体系，主要由图像数据格式、离散余弦变换、重排、量化、熵编码组成；其次用软件的方法验证了这套理论的可行性，实验结果表明JPEG的压缩率是满足数码相机压缩的要求的；然后完成了JPEG算法的ASIC(ApplicationSpecificIntegratedCircuit)芯片设计，包括整体结构设计、各模块的设计、整体电路的设计和在模拟仿真上述结果的前提下完成版图设计；最后进行了总结并提出了芯片的一些改进意见和以后的工作方向。 本论文课题的芯片设计工作是在工作站上，利用verilog硬件描述语言和多种EDA(ElectronicDesignAutomatic)软件完成的。按照正向设计的流程，最终得出了芯片整体电路的网表和版图。本芯片总门数相当于八万门左右的标准单元，仿真时钟频率为70MHz，压缩率为12∶1。