随着电子信息类产业成为国民经济的支柱型产业,集成电路(IC)产业得到大力扶持及发展。其中,现场可编程逻辑阵列(FPGA)作为一种通用芯片,在通信、航天甚至国防科技领域得到广泛应用。自主研发FPGA已经成为当务之急。FPGA的静态时序分析(STA)的好坏决定着芯片的工作频率及设计的可靠性,是FPGA设计过程中的必要环节。本文简介了FPGA的基本结构及原理,并重点介绍了FPGA软件设计的基本流程。并针对静态时序分析在FPGA设计流程中的应用位置对其进行了深入研究。本文分析了时序分析的种类及特点,相比于动态时序分析与统计静态时序分析,静态时序分析不关心设计电路的功能性,不需要输入激励来进行测量分析,而且静态时序分析具有运行速度快,使软件占用计算机内存少的优势,适合大规模的电路的时序验证。静态时序分析是目前业内主流的时序分析方法。时序约束作为静态时序分析中的必要环节提供了用户约束窗口,用户可以通过时序约束命令对其设计电路进行时序上的设定。本文设计适用于国微电子有限公司自主研发的FPGA芯片的时序约束命令,这三类时序约束命令分别是时钟约束命令,IO约束命令及Exception约束命令。本文同时分析说明了三类约束命令的模型及作用。时序库的建立直接影响静态时序分析的结果,本文重点分析了时序建模过程。本文的时序建模分为Cell建模过程与互联线建模两部分。Cell建模采用了二分法测量法对时序单元模型进行延迟数据的测量,互连线建模采用以互连线种类为划分、基于传输管配置信息的多项式模型,从而建立标准时序单元库。本文所设计的静态时序分析软件平台能够满足FPGA设计的基本要求,可以产生正确的时序分析报告。采用相同测试向量的条件下,与Xilinx的ISE相比较,时序分析报告中的松弛时间(slack)值同在纳秒级别,具有一定的实用性及可靠性,并已经应用于商业领域。