随着互联网的飞速发展，用户对实现网络数据处理与转发的网络处理器的需求越来越高。目前，多核结构网络处理器的应用日益广泛，多核共享的存储单元控制器也越来越复杂。数字设计必须通过精确的物理实现才能走向真实的产品。集成电路产业现今已经进入纳米阶段，行业的主流特征尺寸已达40纳米，甚至28纳米。工艺特征尺寸不断减小、芯片中的晶体管数目不断增大，集成电路设计与实现都面临着巨大的挑战。本文研究了XDNP网络处理器的整体结构，介绍了XDNP中使用的基于链表结构的数据存储结构。其中SRAM存储链表以实现快速读写，而SDRAM实现大容量的数据存储。层次化的存储形式，充分发挥出了SRAM读写速度快与SDRAM存储量大、价格低的优势，解决了多核共享的网络处理器的存储难题。本文介绍了XDNP网络处理器中存储单元控制器设计中的关键技术。在控制器的代码通过XDNP系统级功能验证的基础上，本文应用40纳米TSMC工艺完成了存储单元控制器的逻辑综合工作。综合后器件总面积约为107957μm2，控制器的工作频率可达250MHz，满足XDNP网络处理器的性能要求。本文使用逻辑综合生成的网表与约束文件进行了物理设计与时序收敛设计。版图物理尺寸为427.68μm*408.24μm的矩形，其标准单元面积利用率为61.84%。物理设计的各个阶段，进行时序优化的同时都充分考虑并消除不良物理效应造成的影响。本文通过StarRC_XT实现寄生参数的准确提取，结合PrimeTime与IC Compiler完成了时序修复。在此基础上本文又进行了可制造性设计。设计最终通过了物理验证，并且后仿真正确。