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随着集成电路变得愈加复杂,测试一个电路也面临这各种各样的问题。其中,测试数据过大和测试功耗过高这两个问题在测试中愈来愈突出。过多的测试数据不仅增加了测试存储成本,延长了测试时间,同时也增加了测试功耗,而过高的测试功耗又会引起电路压降、局部过热、封装损坏等问题。所以研究测试数据压缩方法和低功耗测试技术具有重要的现实意义。本文深入分析和研究了基于扫描测试的可测性技术,对当今测试领域主要的研究内容进行了归纳总结。在对测试数据过大和功耗过高这两个主要问题分别进行了细致的分析和深入的探讨的基础上,本文从非确定位填充算法和编码压缩算法两个角度入手来解决测试数据量过大的问题,同时利用设计优化的解压缩结构来降低测试过程中的功耗。本文的主要工作如下:深入分析了非确定位分布的特征以及不同的非确定位填充方式对压缩效率的影响,提出了基于EFDR编码(Extened Frequency-directed Run-length code)的非确定位填充算法,使EFDR算法的压缩效率提高了1%~2%,同时降低了1%~2%的测试时间。针对EFDR算法解压缩结构中存在冗余状态导致测试功耗高和硬件开销大的问题,本文重新优化设计了EFDR算法的解压缩结构,降低了其功耗和硬件开销,基于ISCAS’89基准电路的实验结果显示,改进后的解压缩结构的功耗开销和硬件开销同时降低了2%~3%。针对于测试数据中存在大量01交替位可能影响压缩效率,本文提出了连续游程与交替游程交替编码的压缩算法,并利用Mintest产生的ISCAS’89基准电路的测试集进行了数据压缩实验,实验结果显示本文提出的算法实现了平均64.15%的测试数据压缩效率。此外,本文还利用Modelsim对该算法的解压缩结构进行了模拟验证,其结果表明了该算法是有效和正确的;同时解压缩结构的DC综合结果表明该解压缩结构的硬件开销是可接受的。